Проектирование многослойных плат с DDR-памятью

Размер: px
Начинать показ со страницы:

Download "Проектирование многослойных плат с DDR-памятью"

Транскрипт

1 Проектирование многослойных плат с DDR-памятью Семинар 31 марта 2014 г. Александр Акулин Технический директор PCB technology, Основано на информационных материалах фирм: Cadence, AT&S, Wurth, Cisco 1

2 BGA 0.8 мм 2

3 BGA 0.75 мм 3

4 BGA 0.65 мм 4

5 BGA 0.5 мм 5

6 QFP 0.4 мм 6

7 BGA 0.4 мм 7

8 Рекомендации по параметрам HDI 8

9 Проектирование плат с DDR-памятью 1. Обзор интерфейсов памяти DDR 2. Варианты топологий 3. Техники размещения и предварительной трассировки 4. Правила трассировки DDRx 5. Настройки проекта и генерация комплексных цепей 6. Управление электрическими правилами в проекте 10

10 Функциональные группы при трассировке DDR Контроллер Данные Маска данных Стробы данных Адрес и команды Управление Клок Память DQ[7:0], DQ[15:8] DM0, DM1 DQS0_P/DQS0_N, A[15:0], BA[2:0] / RAS, CAS, WE CS, ODT, CKE CK_P, CK_N 11

11 Общие требования к DDR 1. Типовая шина данных DDR2 и DDR3 Байт 0: DQ[7:0], DM0, DQS_P0, DQS_N0 Байт 1: DQ[15:8], DM1, DQS_P1, DQS_N1 Байт 2: DQ[23:16], DM2, DQS_P2, DQS_N2 Байт n: DQ[ ], DMn, DQS_Pn, DQS_Nn 2. Все линии байта должны трассироваться в одном слое 3. В некоторых DDR2 строб может быть одиночным 4. Шины адреса/команд/управления желательно трассировать в одном слое, если есть возможность (хотя бы в соседних слоях, или относительно одного плейна). В DDR2 они трассируются симметричным деревом (трасса до центральной T-point и выравненные плечи на все ИС) В DDR3 они трассируются «по цепочке» (Fly-By), от контроллера через ИС0 к ИСn по порядку возрастания. 12

12 Топология DDR2 с микросхемами памяти прямо на плате 13

13 Топология DDR2 с 4 планками DIMM на плате 14

14 Топология DDR3 SDRAM на плате Согласование шин данных А) Можно ставить последовательный резистор, если длина линии от 50 до 62 мм. (Резисторы ставятся в центре линии) Б) Можно согласовывать DRAM с помощью On-Die termination (ODT), то есть включать согласующие цепи внутри ИС памяти или контроллера (Выше качество сигнала и меньше стоимость по сравнению с вар.а) Согласование клока Дифференциальный терминатор 100 ом на последней ИС DDR3 в цепочке. 15

15 Топология DDR3 два UDIMM на плате Для варианта 1 Cycle Timing (1T) два набора Address / Command / Control, управляемых контроллером памяти, и подсоединенных к каждому коннектору, как показано на схеме Для варианта 2 Cycle Timing (2T) один набор Address / Command / Control, подсоединенный к обоим коннекторам. Терминирующие резисторы на VTT не требуются, т.к. они встроены в UDIMM-модули DDR3. 16

16 Электрические ограничения для DDR2 Относительная задержка распространения Байт данных Разбег 200mils (5 мм) между всеми сигналами байта Address / Command / Control Разбег mils (5-7.5 мм) от Контроллера до Т-точки Разбег 25 50mils ( мм) от Т-точки до ИС Задержка распространения Обычно не контролируется правилами, т.к. она определяется располодением микросхем памяти. Они должны быть размещены на минимальном расстоянии от Контроллера, обычно mils (18 25 мм). Также существенную роль играет тип и размер корпуса, или применение разъемов DIMM. Отклонение фазы дифференциального сигнала Набег фазы не более 25mils (0.6 мм) для стробов данных и для клока Предупреждение: Эти правила даны для справки. Единственным способом определения корректных правил и ограничений является пред-топологическая и пост-топологическая симуляция 17

17 Электрические ограничения для DDR3 Относительная задержка распространения Байт данных Не более 1 5mils ( мм) между всеми сигналами байта Address / Command / Control Разбег не более mils (2.5-5 мм) от Контроллера до первой ИС памяти Разбег не более 10 20mils ( мм) между ИС в цепочке Задержка распространения Обычно не ограничивается правилами, т.к. зависит от размещения ИС памяти, которые должны располагаться на минимально возможном расстоянии от контроллера, обычно mils (38-45 мм) от Контроллера до первой ИС памяти, и mils (16-19 мм) между ИС памяти в цепочке. Отклонение фазы дифференциального сигнала 1 5mils ( мм) для стробов данных и для клока Предупреждение: Эти правила даны для справки. Единственным способом определения корректных правил и ограничений является пред-топологическая и пост-топологическая симуляция 18

18 Импеданс и Стек слоев печатной платы Требования по импедансу Для одиночных сигналов = Ом Для дифф.пар = Ом Рекомендации по стеку слоев Вся трассировка должна иметь сплошной опорный слой (плейн) для обеспечения низко-импелансного пути возвратных токов. Никогда не проводите трассы над вырезами в плейне или над отступами вокруг переходных отверстий. Байт данных должен целиком быть страссирован в одном слое, включая Data Mask и Data Strobe. Для предотврашения перекрестных помех между слоями применяйте стек с одиночными слоями полосковых линий, а не сдвоенными (см.рис). Для минимизации эффектов «висящих переходных отверстий» (stub) трассируйте связи в слоях, наиболее удаленных от ИС. 19

19 Импеданс и Стек слоев печатной платы 20

20 DDR2: Адрес / Управление / Команды Трассировка «деревом», равные плечи от T-point до выводов DDR 21

21 DDR3: Адрес / Управление / Команды Трассировка «по цепочке» (Fly-By) 22

22 DDR2 и DDR3: Байты данных и дифф.пары Трассировка «точка-точка» 23

23 Размещение компонентов Тщательно планируйте размещение ИС памяти или разъемов DIMM для обеспечения наилучшего пути для трассировки сигналов. Резервируйте пространство для выхода из выводов ИС (fanout), согласующих резисторов и источников опорного напряжения. Для DDR2: Расставляйте ИС памяти шире для обеспечения пространства для трассировки «деревом» и размещения переходных отверстий «Т-точек» для трасс Address, Command и Control. Ориентировочное расстояние между ИС памяти - не менее 300mils (7.5 мм) Для DDR3: Размещайте ИС памяти так, чтобы обеспечить трассировку Address / Command / Control / Differential Clock по цепочке (Fly-by), начиная от Контроллера, затем к младшему байту данных и по порядку возрастания номеров. Ориентировочное расстояние между ИС памяти должно быть не менее 200mils (5 мм), чтобы позволить выполнить выравнивание вне поля BGA. 24

24 Выход из выводов (Fanout) Распределите переходные отверстия, чтобы можно было провести хотя бы 2 трассы между дырками, при этом избегая трассировки над отступами отверстий. Держите в уме топологию соединений того вывода, который вы вытаскиваете. Используйте отверстие как Т-точку для шин адреса, но так, чтобы оставалось место на внешнем слое платы для их выравнивания. 25

25 DDR1: 8 байтов данных Три ИС на Top «делят» переходы со слоем Bot 26

26 Три ИС с нижней стороны «делят» переходные отверстия с верхней стороной 27

27 DDR2: 4 байта данных Две ИС на Top через T-точки соединяются с двумя ИС на Bottom (справа) 28

28 DDR2: 4 байта данных Две ИС на Bottom через T-точки соединяются с двумя ИС на Top (слева) 29

29 DDR3: 4 байта данных BGA 0.8мм на Top специальный fanout для создания дополнительных каналов 30

30 На Bottom страссирован частично Адрес и 1 байт данных 31

31 Планирование перед трассировкой Обмен пинов и гейтов Pin Swapping: Биты данных (DQ[63:0]) могут обмениваться внутри каждого байта для улучшения трассировки. За исключением Data Mask (DM[7:0]) и Data Strobe(DQS[7:0]) Gate Swapping: Все члены одного байта могут быть обменяны со всеми членами другого байта. Планирование и размещение Вы должны думать заранее о трассировке этих критических связей, во время размещения и резервирования пространства, требуемого для выравнивания. Демонстрация проекта в PCAD

32 Электрические проверки DRC до трассировки (Allegro: Setup > Constraints > Modes) Эти опции обеспечат контроль DRC во время размещения компонентов, индицируя невозможность выполнения требований по задержкам. Правила по расстояниям проверяются на основе «Манхеттеновских» расстояний в «резинках» (Ratsnest). 33

33 Оптимизация «резинок» и Т-точек (Rat-Ts) (Allegro: Route > PCB Router > Optimize Rat Ts) Используйте автоматическое размещение виртуальных Т-точек в правильные позиции, поверх переходных отверстий или на концах трасс с разветвлениями. Вы можете двигать эти виртуальные Т-точки вручную, командой Move. Оптимизация позволяет более точно выполнить DRC-проверку по задержкам. После трассировки эти Т-точки предоставляют удобное визуальное представление разветвлений, что помогает выравнивать соответствующие цепи. 34

34 Оптимизация Т-точек (Rat-Ts) Как это работает: Используется автотрассировщик Allegro PCB Router (Specctra). Что нужно иметь в виду перед запуском оптимизации: Перед выполнением любой автоматической команды не забывайте сохранить ваш проект. «Фиксированные» цепи будут проигнорированы, и их виртуальные Т-точки не будут оптимизированы. Чтобы избежать неприятностей, лучше зафиксировать все цепи, кроме тех, которые требуют оптимизации виртуальных Т-точек. Неподключенные и «прошивочные» переходные отверстия при оптимизации будут удалены. 35

35 Ratsnest и виртуальные Rat-Ts до оптимизации 36

36 Теперь виртуальные Rat-Ts привязаны к переходным отв-ям, и отчет по задержкам верен 37

37 Электрические проверки задержка по Z (Allegro: Setup > Constraints > Modes) Так как допуски на выравнивание ужесточаются, вы можете столкнуться с необходимостью учитывать разбег задержек внутри микросхем и задержку в переходных отверстиях (по оси Z). Эти настройки должны быть включены при составлении правил и ограничений для любых высокоскоростных интерфейсов. Стек слоев проекта должен быть задан с учетом всех толщин и свойств диэлектрика и меди, в соответствии со структурой слоев от производителя плат. Та глубина, на которую опускается сигнал при прохождении по переходному отверстию, будет учтена при расчете задержек. Внимание: Требуется лицензия Allegro PCB High-Speed option. 38

38 Задержка по Z Стек слоев проекта должен быть задан с учетом всех толщин и свойств диэлектрика и меди, в соответствии со структурой слоев от производителя плат. Та глубина, на которую опускается сигнал при прохождении по переходному отверстию, будет учтена при расчете задержек. 39

39 Электрические проверки задержка в ИС (Allegro: Setup > Constraints > Modes) Задержки на выводах отображаются в Allegro Constraint Manager. Желтый цвет заголовка столбца Pin Delay говорит, что эта функция отключена. Задержка Pin Delay может быть добавлена несколькими способами: В библиотеке схемных символов, в секции Package в Part Developer В Allegro, добавив свойство PIN_DELAY через Edit > Property или в Constraint Manager. Импорт файла CSV для добавления свойств PIN_DELAY (File > Import > Pin Delays) PIN DELAY REFDES <Ref Des> DEVICE <Package Name> 1 <Delay> Импорт добавочного нетлиста для добавления PIN_DELAY (Import > Logic Other Tab) $PINS $A_PROPERTIES PIN_DELAY <Delay> ; <Ref Des.Pin#> Внимание: Требуется лицензия Allegro PCB High-Speed option. 40

40 Что такое «расширенная цепь» - XNET? extended Net несколько цепей, объединенных через пассивные компоненты и представляющих путь сигнала от микросхемы до микросхемы. < NET > Net Name: DDR_RDQ23 Member of XNet: DDR_DQ23 Member of Bus: DDR_BYTELANE2 Pin count: 2 Via count: 2 Total etch length: MIL Total manhattan length: MIL Percent manhattan: 94.08% Pin Type SigNoise Model U1.F3 BI CDSDefaultIO_2p5v RP1.8 UNSPEC RNX _50 < NET > Net Name: DDR_DQ23 Member of XNet: DDR_DQ23 Member of Bus: DDR_BYTELANE2 Pin count: 2 Via count: 0 Total etch length: MIL Total manhattan length: MIL Percent manhattan: 85.71% Pin Type SigNoise Model U2.4 BI CDSDefaultIO_2p5v RP1.1 UNSPEC RNX _50 41

41 Четко задайте Стек Слоев платы Определите в редакторе Стек слоев платы, основываясь на рекомендациях от поставщика плат (Setup > Cross Section) Включите корректные толщины слоев диэлектрика между слоями проводников, диэлектрическую проницаемость и потери, установите толщины всех слоев меди. Расчет задержек по оси Z зависит от корректности этих настроек. Эти настройки используются при расчете моделировании в Field Solver. Эти настройки используются при вычислении таких характеристик как Импеданс, Индуктивность, Емкость, Задержка Распространения и Сопротивление. (В Allegro: Display > Parasitics) Расчет импеданса может не вполне совпадать с полученным от поставщика плат, но вы должны устанавливать ширину линий и зазоры в соответствии с рекомендациями от поставщика плат. 42

42 Стек слоев Allegro и Stack-up от изготовителя ПП 43

43 Определите цепи DC и уровни напряжений (Allegro: Logic > Identify DC Nets..) Это нужно для аккуратной автоматической генерации XNET для всего проекта. Свойство Voltage говорит редактору Allegro где заканчивается XNET, и без этого свойства XNET будет включать все цепи земли и питания. Это нужно также для аккуратной симуляции в системе моделирования Allegro PCB SI / SigXplorer (SIGXP), чтобы учесть напряжения питаний и уровни сигналов. 44

44 Проверьте настройку типов компонентов (Allegro: Logic > Part Logic..) В общем случае, типы компонентов должны быть корректно настроены в библиотеке, чтобы избежать возможных ошибок при ручной настройке. Редактор Allegro поддерживает 3 типа (класса) компонентов IC для активных компонентов, микросхем. IO для разъемов DISCRETE для пассивных компонентов (Resistors, Capacitors, Inductors) Выбирая компонент в редакторе, вы сможете подсветить его в списке компонентов во всплывающем окне (см.рис.), или же можно просто выбрать компонент в списке, чтобы проверить или изменить его тип. 45

45 Проверьте корректность настройки типов компонентов и выводов Тип компонента (CLASS) и тип вывода символа (PINUSE тесно связаны. Ниже показаны допустимые типы выводов для каждого типа компонентов: IC: IN, OUT, BI, NC, GROUND, POWER, TRI, OCA или OCL IO: UNSPEC DISCRETE: UNSPEC CLASS компонента и PINUSE вывода должны быть корректными для того, чтобы корректно назначались модели компонентов. Также они используются в случае применения Наборов Электрических Правил к Расширенным цепям. Ошибки определения типов могут вызвать проблемы. Большинство этих проблем могут быть скорректированы в менеджере настроек SI Design Setup (Setup > SI Design Setup..), а в версиях Allegro до Setup Advisor. Рекомендуем всю эту информацию корректно настраивать в одном месте, в библиотеке САПР, чтобы не нужно было делать эти настройки отдельно для каждого проекта. 46

46 Назначьте модели пассивных компонентов (Analyze > Model Assignment..) > SI Audit Назначение моделей ESpice пассивным компонентам автоматически сольет цепи, которые ими связаны, и образует XNETS. Вызов функции Model Assignment запустит процедуру SI Audit, которая анализирует цепи в проекте, чтобы определить, какие из цепей могут являться цепями Земли/Питания (DC Net) и выдает отчет со списком таких цепей, если у них не задано свойство Voltage. 47

47 Назначение напряжений питания Вы можете выбрать нужные цепи в списке в окне SI Design Audit, чтобы исправить ошибку и добавить свойство Voltage. Удерживайте Ctrl или Shift для группового выделения Кнопки All или Selected сгенерируют значение свойства Voltage автоматически, основываясь на имени цепи. Кнопка Manually позволяет ввести значение Voltage вручную для каждой цепи. 48

48 Назначение напряжений питания Автоматическое назначение Voltage Property кнопкой All или Selected. Ручное назначение Voltage Property кнопкой Manually. 49

49 Назначение напряжений питания Также вы можете выбрать в списке SI Design Audit те цепи, которые не являются цепями питания, и поставить флажок игнорирования, чтобы они больше не попадали в этот отчет. Кнопка Ignore Errors All исключит все цепи из рассмотрения. Кнопка Selected исключит выделенные цепи из рассмотрения. 50

50 Назначение сигнальных моделей После назначения напряжений питания, откроется окно Signal Model Assignment. Выбор компонента в редакторе выделит его в окне, или можно просто выбрать RefDes или тип компонента и нажать Create Model. При необходимости вы можете выбрать кнопку Auto Setup для автоматического создания моделей для всех компонентов типа DISCRETE. Эти модели сохраняются в базе данных проекта. Также эти модели записываются в файл devices.dml в той же папке, в которой лежит файл проекта. 51

51 Ручная генерация моделей ESpice 52

52 Ручная генерация моделей ESpice 53

53 Ручная генерация моделей ESpice 54

54 Наборы Электрических Правил (ECSET) и Генерирование Топологии После выполнения некоторых общих настроек вашего проекта, определения номиналов напряжений земли/питания, и назначения моделей пассивным компонентам будут корректно сгенерированы расширенные цепи XNETS. Вот некоторые преимущества от наличия XNETS в вашем проекте: Возможность применения Правил и Ограничений на множественные цепи, как бы глядя «насквозь» через пассивные компоненты, в Constraint Manager Имя расширенной цепи XNET, составленной из нескольких цепей, будет первым среди них по алфавиту (Цепь A + Цепь B сформирует XNET A) Только имя XNET будет видно в Constraint Manager, имена цепей будут скрыты. Можно генерировать Наборы Электрических Правил (Electrical Constraints Sets) на основе этих XNETS, и затем назначать эти правила целиком на несколько единообразных XNETS или шин, содержащих XNETS. Визуализируйте топологию цепи XNET в симуляторе SigXplorer, и вы сможете создать Электрические Правила, которые легко передать в Constraint Manager. Нажмите правой кнопкой на XNet / Net в Constraint Manager, выберите пункт «SigXplorer», и вы увидите топологию этой цепи в симуляторе SigXplorer. Примечание: Для доступа к функциональности SigXplorer требуется лицензия Allegro PCB Designer High-Speed option. 55

55 Просмотр XNET в симуляторе SigXplorer шина адреса DDR3 Источник питания сгенерирован автоматически в соответствии с настройками Voltage 56

56 Просмотр XNET шина адреса DDR2 нам нужна Т-точка Скопируйте линию передачи в окне SigXplorer для генерации T-Point в Allegro 57

57 Просмотр XNET шина адреса DDR2 с созданной Т-точкой Две линии передачи формируют T-point в Allegro 58

58 Управление Электрическими Правилами прямо из симулятора SigXplorer Возможно создание электрических правил для XNET (Set > Constraints): Propagation Delay, Relative Propagation Delay, Differential Pair, и т.д. В окне Set Topology Constraints можно выбрать Т-точки или выводы компонентов, чтобы быстро определить «пары выводов» или правила типа «вывод Т-точка». (Можно это делать и в Constraint Manager) 59

59 «Опциональный» компонент в Топологии Мощь редактора Топологии SigXplorer состоит в том, что он позволяет вам назначить единый набор правил на группу цепей или определенную шину. Но в некоторых случаях в шине могут присутствовать уникальные биты, топология которых отличается от остальных, например, последовательным резистором, и т.д. Эта ситуация приведет к неудаче при попытке назначить отсутствующий резистор, однако вы можете сделать данный компонент в топологии «Опциональным», и тогда назначение пройдет успешно. Используйте команду Set > Optional Pins и выберите требуемый компонент. 60

60 Передача Электрических Правил, заданных в симуляторе SigXplorer, в Allegro После того, как вы завершили определение Электрических Правил для выбранной топологии, вам нужно сохранить их в Constraint Manager перед выходом из симулятора SigXplorer File > Update Constraint Manager запишет информацию в Constraint Manager Во всплывшем окне выберите No, чтобы только создать Electrical Constraint Set (ECSet), но не присваивать его конкретной цепи, которую вы использовали изначально для загрузки топологии в SigXplorer. 61

61 Переименуйте созданный Набор Электрических Правил (ECSET), кликнув его имя правой кнопкой мыши 62

62 Создайте «класс цепей Шины Адреса», чтобы задать ему Электрические Правила Можно назначить ECSET каждой цепи XNETS индивидуально, но рекомендуется сначала объединить их в Net Class («класс цепей»). Выберите нужные XNETS в разделе Electrical и нажмите правую кнопку мыши: Выберите Create > Class для создания нового Net Class или выберите Membership > Class для добавления их к существующему Net Class 63

63 Назначьте ваш ECSET на созданный «класс цепей», чтобы можно было реализовать заданную в ECSET топологию Назначение ECSET на Net Class шины адреса 64

64 Теперь Набор Правил (ECSET) назначен классу «Шин Адреса» для управления топологией и выравнивания задержек Сгенерированы пары выводов (Pin Pairs) для обеспечения новых правил 65

65 Создана соответствующая «группа выравнивания задержек» Матч-группы Relative Propagation Delay созданы автоматически 66

66 Создайте «класс цепей» для каждого Байта Данных Выберите все цепи Байта данных в разделе Electrical, нажмите правую кнопку мыши: Нажмите Create > Class для создания нового Net Class или выберите Membership > Class для добавления к существующему Net Class Создание Net Class не ограничено XNETS, в нем могут присутствовать и простые цепи. 67

67 Создайте «Набор Правил» (ECSET) для каждого байта данных 68

68 Создайте «матч-группу» для выравнивания задержек в каждом ECSET 69

69 В результате создан Набор Правил и в нем «матч-группа» 70

70 Созданы Наборы Правил для каждого байта, и в каждом «матч-группа» 71

71 Назначьте соответствующий ECSET каждому «классу цепей байта данных» 72

72 Созданы индивидуальные матч-группы для каждого байта 73

73 Или создайте единый ECSET для всех байтов данных, с обобщенным именем «матч-группы» 74

74 Назначьте этот ECSET каждому «классу байта данных» 75

75 В результате созданы матч-группы для каждого байта, с «составным» именем 76

76 Теперь можно качественно и эффективно выравнивать группы цепей DDR Но работоспособность полученной топологии надо промоделировать 77

77 4.2. Гибридные структуры МПП Несимметричная структура Симметричная структура (предпочтительно) Ядро СВЧ Препрег Ядро FR4 78

78 Пример композитной структуры, 4 слоя Layer 1 RF signals, Ground Pour Core High Frequency 0.2 мм Layer 2 Ground Plane Prepreg FR4 0.2 мм Layer 3 VCC Plane Core FR4 0.5 мм Layer 4 Digital signals 79

79 Пример композитной структуры МПП8 80

80 Частично-гибридная структура Обеспечивает существенную экономию при серийных заказах. Ядро FR4 Ядро СВЧ Препрег Ядро FR4 Ядро FR4 81

81 Пример применения частично-гибридной платы Монтаж на общей плате Питание, логика, цифровые сигналы СВЧ-компоненты СВЧ ИС Переход с волновода на микрополосковую линию 82

82 Тестирование гибридных плат Гибридные платы успешно проходят испытания: Термостресс С, 10 сек, 3 цикла Температура и влажность - 85 С, 85%, 168 ч Термоциклирование от -55 до 125 С, 100 циклов Оплавление в печи 5 циклов (бессвинцовый профиль) 83

83 3.3. Импеданс. Линии передачи на плате 84

84 Варианты структуры 4-слойной платы 85

85 Варианты структуры 6-слойной платы 86

86 Варианты структуры 8-слойной платы 87

87 Планы земли и питания (опорные плейны) 88

88 Стек слоев МПП и импеданс. Стандартные материалы на складе Препреги FR4 High Tg (S1141, IT180A): 106 (0.057 мм); 1080 (0.075 мм); 3313 (0.095 мм); 2116 (0.105 мм); 7628 (0.185 мм) Препреги СВЧ (Rogers): 4450B (0.095 мм, Dk = 3.54); (препрег 4403 снят с производства) Ядра (Core) FR4 High Tg и Nelco N : 0.05, 0.1, 0.13, 0.18, 0.21, 0.25, 0.3, 0.36, 0.41, 0.45, 0.51, 0.6, 0.71, 0.8, 1.0, 1.2, 1.3, 1.4, 1.5, 1.6 мм Материалы RCC для лазерных микроотверстий: мм, мм Ядра Rogers 3003: 1.52 мм Ядра Rogers 4003: 0.2, 0.31, 0.51, 0.81 мм Ядра Rogers 4350: 0.1, 0.17, 0.25, 0.34, 0.51, 0.76, 1.1, 1.52 мм Медь: 18 мкм, 35 мкм, 70 мкм, 105 мкм Имеются «асимметричные» ядра с разной толщиной меди 89

89 Правила формирования структуры МПП Медь Правило применения препрегов (PP) 18 мкм 1.Можно использовать IT180A PP 1037*2 или 1086 для лазерных микроотверстий. 2.Нельзя использовать только 1 слой 106 или Нельзя использовать более 3 слоев PP 35 мкм 1. Можно использовать IT180A PP 1037*2 или 1086 для лазерных микроотверстий. 2. Нельзя использовать только 1 слой 106, 1080 или Нельзя использовать более 3 слоев PP 4. Нельзя использовать только 1 слой Ro4403 или Ro мкм 1. Нельзя использовать только 1 PP. 2. Нельзя использовать более 3 PP 3.Если использовать 2 PP, то нельзя Если 3 PP, из них только 1 может быть Если плата более 8 слоев, обязательно использовать 2 PP. 90

90 Пример корректной структуры 1А 6-layer (Материал FR-4 или FR-4 High TG) 91

91 Пример некорректной структуры 1Б 6-layer (Материал FR-4 или FR-4 High TG) Недопустимо использовать только 1 слой PP 1080 при меди 1 OZ) 92

92 Пример корректной структуры 2А 6-layer (Материал СВЧ Rogers) 93

93 Пример некорректной структуры 2Б 6-layer (Материал СВЧ Rogers) Недопустимо использовать только 1 слой PP Rogers при меди 1 OZ, и такую плату надо делать по схеме L1/L2, L3/L4, L5/L6 94

94 Вычисление импеданса 1. Программа для расчета: Polar Si8000 или CITS25 2. Вычисление процента медного заполнения слоя: CAM Исходные данные: Требуемое значение импеданса проводника; Допуск на импеданс; Ориентировочная ширина проводника и зазора; Номер слоя с проводником и номера опорных слоев; Структура ПП (толщины ядер не более 0.8 мм) 95

95 Вычисление импеданса Внести исходные параметры Получить результат 96

96 Учет толщины препрега Толщина препрега должна учитываться реальная после прессования: Тип 1 внешний слой, препрег между внешней фольгой и ядром Тип 2 внутренний слой, препрег между двумя ядрами Тип 1: толщина PP = номинал толщина меди * (1 медное заполнение). Тип 2: толщина PP = номинал толщина меди1 * (1 медное заполнение1) толщина меди2 *(1 медное заполнение2). (Точность вычислений: +/-0.05mm) 97

97 Номинальные толщины и Dk препрега Препреги FR4 S1141, Rogers Ro 4000 и Nelco N Тип PP S IT180A, S1000-2B DK DK N DK

98 Толщины ядер и Dk для FR4 Ядра FR4 S1141, IT180A и S1000-2B T, мкм T, mil Dk S1141 Dk IT180A, S1000-2B Dk N и более и более

99 Толщины и Dk ядер Rogers Тип Rogers4350B Ro4350B Rogers4003 Толщина 0.1 мм Все, кроме 0.1 мм Все DK 3.36+/ / /-0.05 Значение DK при применении двух разных PP будет средним арифметическим. Такое же правило - DK разных типов ядер. (отклонение DK может достигать +/-0.2 ) 100

100 Толщина меди и компенсация подтрава Номинал толщины меди, mil (1 mil = мм) Базовая толщина меди Компенсация подтрава, mil Внутренние 18um Внутренние 35um Внутренние 70um Негативные 12um Негативные 18um Негативные 35um Внешние 12um Внешние 18um Внешние 35um Финишная толщина,, mil 101

101 Ширина проводника и зазора, W и S W0 означает исходную ширину проводника по GERBER-файлам, S0 означает исходное расстояние между проводниками Допуск составляет +/-0.3mil. Базовая толщина меди Ширина «верха» W2 Ширина «низа» W1 Внутренний слой 18um W0-0.1mil W0 S0 Внутренний слой 35um W0-0.4mil W0 S0 Внутренний слой 70um W0-1.2mil W0 S0 Зазор в дифф.паре S1 Негативный слой 42um W0-0.4mil W0+0.4mil S0-0.4mil Негативный слой 48um W0-0.5mil W0+0.5mil S0-0.5mil Внешний слой 12um W0-0.6mil W0+0.6mil S0-0.6mil Внешний слой 18um W0-0.6mil W0+0.7mil S0-0.7mil Внешний слой 35um W0-0.9mil W0+0.9mil S0-0.9mil 102

102 Учет влияния паяльной маски Теоретическое и практическое значение импеданса: A. Внешние слои многослойной платы: Значение импеданса = вычисленное в Polar * (для учета влияния паяльной маски) Значение импеданса дифф.пары = вычисленное в Polar * (для учета влияния паяльной маски) B. Внутренние слои: Значение импеданса = вычисленное в Polar 103

103 Пример расчета, 6 слоев Требования по импедансу: 1) Проводники 6 mil в top и bottom должны иметь импеданс 50 Ом+/-10% 2) Дифф.пары 4 / 7 mil в top и bottom Ом+/-10% 3) Проводники 14 mil в L3 и L4-60 Ом+/-10% 4) Дифф.пары 4 / 7 mil в L3 и L4-100 Ом+/-10% 104

104 Пример расчета, часть 1 Проводник на слоях top и bottom должен иметь импеданс 50 Ом+/-10% L1 L2 Окончательное значение : 52.12* =50.1 Ом (для внешних слоёв) Проводник 6mil (0.15 мм), препрег 2116 толщина 4.04 mil (0.1 мм). 105

105 Пример расчета, часть 2 Дифф.пара на Top и bottom должна иметь импеданс 100 Ом+/-10% L1 L2 Окончательное значение : * =99.45 Ом (коррекция для внешних слоёв) Результат подбора: Дифф.пара 4 / 7 mil, препрег 4.04 mil. 106

106 Пример расчета, 3 Проводник на слоях L3 и L4 (относительно L2/L5) должен иметь импеданс 60 Ом L2 L4 L5 Окончательное значение совпадает с расчетным 60 Ом (для внутренних слоёв). Проводник 14mil (0.35 мм), диэлектрик mil и mil. 107

107 Пример расчета, 4 Дифф.пара на L3 and L4 должна иметь импеданс 100 Ом+/-10% L2 L4 L5 Окончательное значение совпадает с расчетным (для внутренних слоёв). Дифф.пара 4 / 4.5 mil, диэлектрик mil и mil. 108

108 Правила контроля импеданса 1. Допуск на расчетное значение импеданса будет составлять: а) для расчетного импеданса 50 Ом: +/-1.0 Ом; б) для расчетного импеданса от 50 до 75 Ом: +/-1.5 Ом; в) для расчетного импеданса 75 Ом: +/-2.0 Ом. 2. Выполняются без согласования с заказчиком следующие изменения: а) изменение толщины диэлектрика 1mil (25 мкм) б) изменение ширины проводника и расстояния 0.5mil (12.5 мкм). 3. Приоритет внесения изменений в проект для подбора импеданса: а) Толщина диэлектрика; б) Ширина проводников; в) Расстояние между проводниками, (при условии, что мы можем скорректировать проект так, чтобы достичь требуемых значений импеданса). 109

109 Новая технология выполнения Via 1) Заполнение 2) Покрытие медью 3) Защита от коррозии 4) Via-In-Pad 110

110 Металлизация поверхности заполненного отверстия Заполнение смолой происходит в вакуумной камере, что исключает образование пустот и пузырей. 111

111 Услуги холдинга PCB technology Обучение инженеров-конструкторов МПП заказчиков Контрактная разработка МПП по ТЗ заказчиков Моделирование печатных плат заказчиков Контрактное производство печатных плат Поставка САПР печатных плат Cadence Allegro Построение сквозного маршрута проектирования МПП Проведение консультаций и семинаров по САПР Сайт Телефон 8 (800) (бесплатный по России) 112

112 Ссылка на первоисточник Материал по трассировке DDR основан на лекции: Design Implementation of DDR2 / DDR3 Interfaces From a PCB Designer Perspective in Cadence Allegro Michael Catrambone Product Validation Engineer RTP IPC Designers Council March Chapter Meeting Cisco Systems, Inc Morrisville, NC March 19,

113 Спасибо за внимание! Есть ли у вас вопросы? Александр Игоревич Акулин технический директор PCB technology КБ «Схематика» PCB SOFT (контрактное производство) (дизайн-центр печатных плат) (поставка САПР Cadence Allegro) 114


Структура МПП и расчет волнового сопротивления

Структура МПП и расчет волнового сопротивления Структура МПП и расчет волнового сопротивления Докладчик: Александр Акулин Варианты структуры 4-слойной платы Варианты структуры 6-слойной платы Варианты структуры 8-слойной платы Линии передачи на плате

Подробнее

Контроль импеданса (волнового сопротивления) на печатной плате Семинар для разработчиков

Контроль импеданса (волнового сопротивления) на печатной плате Семинар для разработчиков Контроль импеданса (волнового сопротивления) на печатной плате Семинар для разработчиков Структура МПП 1. Стандартные материалы на складе нашего завода? Препреги (PP) FR4 (материал Shengyi S1170): 106

Подробнее

Управление параметрами сигналов. Подобным образом определяются и физические. при проектировании высокоскоростных печатных плат.

Управление параметрами сигналов. Подобным образом определяются и физические. при проектировании высокоскоростных печатных плат. Технологии в электронной промышленности, 3 2011 Управление параметрами сигналов при проектировании высокоскоростных печатных плат. Часть 2 В предыдущей части мы научились создавать группы сигналов и определять

Подробнее

Управление параметрами сигналов

Управление параметрами сигналов Технологии в электронной промышленности, 2 2011 Управление параметрами сигналов при проектировании высокоскоростных печатных плат. Часть 1 Инженер-электронщик, имеющий дело с цифровыми и цифро-аналоговыми

Подробнее

Предтопологический анализ целостности сигналов в среде Cadence Allegro PCB SI

Предтопологический анализ целостности сигналов в среде Cadence Allegro PCB SI Предтопологический анализ целостности сигналов в среде Cadence Allegro PCB SI Анатолий Сергеев (Москва) В статье рассказывается о программных решениях Cadence Allegro PCB SI, предназначенных для анализа

Подробнее

Принципы DFM (Design-for-Manufacturing) при проектировании современных цифровых изделий с BGA технология надёжности Александр Игоревич Акулин технический директор В докладе использованы материалы семинаров

Подробнее

Пакет Allegro PCB SI состоит из нескольких. Cadence Allegro PCB SI Предтопологический анализ целостности сигналов

Пакет Allegro PCB SI состоит из нескольких. Cadence Allegro PCB SI Предтопологический анализ целостности сигналов Cadence Allegro PCB SI Предтопологический анализ целостности сигналов А.Сергеев sergeev@orcada.ru Проверка целостности сигналов важнейший этап разработки электронного устройства, своевременное выполнение

Подробнее

Загрузка gerber-файлов и файлов сверления в пакет подготовки производства печатных плат CAM350

Загрузка gerber-файлов и файлов сверления в пакет подготовки производства печатных плат CAM350 Загрузка gerber-файлов и файлов сверления в пакет подготовки производства печатных плат CAM350 Для загрузки gerber-файлов: 1. Выполните команду меню File -> Import -> Gerber Data 2. Убедитесь что для Data

Подробнее

Введение

Введение Многослойные печатные платы Пронкин А. Н. Введение Достоинства МПП Увеличение плотности монтажа и возможность микро - миниатюризации изделий, например, BGA компонеты. Монолитные структуры с заданной величиной

Подробнее

Работа с дифференциальными парами в Cadence Allegro

Работа с дифференциальными парами в Cadence Allegro Работа с дифференциальными парами в Cadence Allegro Анатолий Сергеев, Пётр Савченко (Москва) В статье рассмотрен стандартный стиль дифференциальных пар, а также способы их установки и настройки ограничений.

Подробнее

Учебно-консультационный центр Открытое с ограниченной ответственностью «Оркада»

Учебно-консультационный центр Открытое с ограниченной ответственностью «Оркада» Учебно-консультационный центр Открытое с ограниченной ответственностью «Оркада» УЧЕБНЫЙ ПЛАН ПОВЫШЕНИЯ КВАЛИФИКАЦИИ СПЕЦИАЛИСТОВ ГРУППЫ «Работа с редактором топологии Cadence Allegro PCB Designer 16.6-2015»

Подробнее

Печатные платы высокой плотности (H D I) Семинар для разработчиков.

Печатные платы высокой плотности (H D I) Семинар для разработчиков. Печатные платы высокой плотности (H D I) Семинар для разработчиков Содержание Что такое HDI Определение HDI Применения HDI HDI - словарь Сечение HDI Преимущества HDI Оборудование для HDI Сравнение лазера

Подробнее

Добавление механических слоев в конструкцию

Добавление механических слоев в конструкцию Published on Online Documentation for Altium Products (https://www.altium.com/documentation) Главная > Работа с механическими слоями Использование документации Altium Последнее изменение: Pavel Demidov;

Подробнее

Какие возможности САПР электронных устройств наиболее востребованы и почему

Какие возможности САПР электронных устройств наиболее востребованы и почему Какие возможности САПР электронных устройств наиболее востребованы и почему Павел Демидов, технический специалист Altium Limited В статье рассматриваются некоторые возможности САПР Altium Designer применительно

Подробнее

МИКРОСХЕМА ИНТЕГРАЛЬНАЯ 1892ВМ14Я

МИКРОСХЕМА ИНТЕГРАЛЬНАЯ 1892ВМ14Я МИКРОСХЕМА ИНТЕГРАЛЬНАЯ 1892ВМ14Я РЕКОМЕНДАЦИИ ПО ТРАССИРОВКЕ DDR3 АО НПЦ «ЭЛВИС» support@elvees.com, www.multicore.ru ОГЛАВЛЕНИЕ 1. ВВЕДЕНИЕ... 3 2. ОБЩИЕ РЕКОМЕНДАЦИИ... 4 2.1 Поддерживаемые конфигурации

Подробнее

Федеральное государственное образовательное учреждения Среднего профессионального образования Уральский радиотехнический колледж им. А.С.

Федеральное государственное образовательное учреждения Среднего профессионального образования Уральский радиотехнический колледж им. А.С. Федеральное государственное образовательное учреждения Среднего профессионального образования Уральский радиотехнический колледж им. А.С.Попова P-CAD: ПРАКТИЧЕСКИЙ КУРС Методические указания к выполнению

Подробнее

ЗАО «СКАН» Анализ целостности питания и сигналов в Keysight ADS 2017

ЗАО «СКАН» Анализ целостности питания и сигналов в Keysight ADS 2017 ЗАО «СКАН» Анализ целостности питания и сигналов в Keysight ADS 2017 Связанный процесс анализа целостности сигналов и питания SIPro анализ целостности сигналов PIPro анализ целостности питания SIPro. SI-ориентированный

Подробнее

PADS HYPERLYNX DRC ПРОВЕРКА ПРАВИЛ ПРОЕКТИРОВАНИЯ НА ПРОБЛЕМЫ ЭЛЕКТРОМАГНИТНОЙ СОВМЕСТИМОСТИ, ЦЕЛОСТНОСТИ СИГНАЛОВ И ПИТАНИЯ. PADS (Mentor Graphics)

PADS HYPERLYNX DRC ПРОВЕРКА ПРАВИЛ ПРОЕКТИРОВАНИЯ НА ПРОБЛЕМЫ ЭЛЕКТРОМАГНИТНОЙ СОВМЕСТИМОСТИ, ЦЕЛОСТНОСТИ СИГНАЛОВ И ПИТАНИЯ. PADS (Mentor Graphics) PADS (Mentor Graphics) Платформа PADS - комплексное программное решение для разработки, анализа и верификации печатных плат любой сложности. PADS HYPERLYNX DRC ПРОВЕРКА ПРАВИЛ ПРОЕКТИРОВАНИЯ НА ПРОБЛЕМЫ

Подробнее

Практический опыт внедрения цифровых технологий на сборочно-монтажном производстве РЭА

Практический опыт внедрения цифровых технологий на сборочно-монтажном производстве РЭА Практический опыт внедрения цифровых технологий на сборочно-монтажном производстве РЭА Контрактная разработка и производство РЭА Александр Акулин, технический директор О компании «ПСБ технологии» Компания

Подробнее

Стандарты IPC по современным и перспективным технологиям: BGA, QFN, Flip-Chip, HDI, СВЧ и высокоскоростные изделия.

Стандарты IPC по современным и перспективным технологиям: BGA, QFN, Flip-Chip, HDI, СВЧ и высокоскоростные изделия. Стандарты IPC по современным и перспективным технологиям: BGA, QFN, Flip-Chip, HDI, СВЧ и высокоскоростные изделия Юрий Ковалевский, представитель IPC в России ykovalevsky@ipc.org Тенденции в развитии

Подробнее

Новости компании. технология надёжности. Многослойные печатные платы: - Проектирование; - Изготовление; - Монтаж.

Новости компании.  технология надёжности. Многослойные печатные платы: - Проектирование; - Изготовление; - Монтаж. Новости компании технология надёжности Многослойные печатные платы: - Проектирование; - Изготовление; - Монтаж. http:// 2 2. Наш дизайн-центр КБ «Схематика» 3 Дизайн-центр печатных плат КБ «Схематика»

Подробнее

Разработка топологии печатных плат с помощью Allegro/OrCAD PCB Editor

Разработка топологии печатных плат с помощью Allegro/OrCAD PCB Editor Разработка топологии печатных плат с помощью Allegro/OrCAD PCB Editor Анатолий Сергеев (Москва) Часть 1. Введение в Allegro/OrCAD PCB Editor. В данном цикле статей будет дано описание работы в топологическом

Подробнее

СТАНДАРТ ПРЕДПРИЯТИЯ

СТАНДАРТ ПРЕДПРИЯТИЯ УТВЕРЖДАЮ Генеральный директор X. X. XXXXXXX СТП 13-2012 СТАНДАРТ ПРЕДПРИЯТИЯ ПЛАТЫ ПЕЧАТНЫЕ Порядок разработки конструкторской документации ВВЕДЕН системой ALTIUM DESIGNER ВПЕРВЫЕ Введен в действие Приказом

Подробнее

Проектирование многослойных печатных плат с BGA-компонентами

Проектирование многослойных печатных плат с BGA-компонентами Семинар 28 марта 2007 г., Москва Проектирование многослойных печатных плат с BGA-компонентами Докладчик: Александр Игоревич Акулин технический директор ООО «ПСБ технолоджи», Москва http://www.pcbtech.ru

Подробнее

Роль переходных отверстий

Роль переходных отверстий Published on Online Documentation for Altium Products (https://www.altium.com/documentation) Главная > Определении типов переходных отверстий Использование документации Altium Последнее изменение: Pavel

Подробнее

Работа с программой ABBYY FineReader Банк 7

Работа с программой ABBYY FineReader Банк 7 Работа с программой ABBYY FineReader Банк 7 Руководство пользователя ABBYY 2013 год Обработка документов в программе ABBYY FineReader Банк состоит из четырех этапов: Загрузка Распознавание Проверка Выгрузка

Подробнее

АВТОМАТИЧЕСКОЕ ФОРМИРОВАНИЕ ЛИНИЙ ЗАДЕРЖКИ В ТОПОЛОГИИ ПЕЧАТНОГО МОНТАЖА

АВТОМАТИЧЕСКОЕ ФОРМИРОВАНИЕ ЛИНИЙ ЗАДЕРЖКИ В ТОПОЛОГИИ ПЕЧАТНОГО МОНТАЖА УДК 681.3.06 (075.8) А.А. Лысенко, Ю.Т. Лячек, О.Б. Полубасов АВТОМАТИЧЕСКОЕ ФОРМИРОВАНИЕ ЛИНИЙ ЗАДЕРЖКИ В ТОПОЛОГИИ ПЕЧАТНОГО МОНТАЖА Предложен подход к решению проблемы согласования задержек в линиях

Подробнее

Системы автоматизированного проектирования печатных плат

Системы автоматизированного проектирования печатных плат ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ БЮДЖЕТНОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ПРОФЕССИОНАЛЬНОГО ОБРАЗОВАНИЯ "МОСКОВСКИЙ ГОСУДАРСТВЕННЫЙ ТЕХНИЧЕСКИЙ УНИВЕРСИТЕТ РАДИОТЕХНИКИ, ЭЛЕКТРОНИКИ И АВТОМАТИКИ". Певцов

Подробнее

РУКОВОДСТВО ПОЛЬЗОВАТЕЛЯ

РУКОВОДСТВО ПОЛЬЗОВАТЕЛЯ Цифровая фотограмметрическая система Версия 5.3 РУКОВОДСТВО ПОЛЬЗОВАТЕЛЯ Обработка данных беспилотных летательных аппаратов Оглавление 1. Технология обработки данных БПЛА в системе... 3 2. Создание проекта...

Подробнее

Создание gerber-файлов и файлов сверловки в среде проектирование PCAD200x

Создание gerber-файлов и файлов сверловки в среде проектирование PCAD200x Создание gerber-файлов и файлов сверловки в среде проектирование PCAD200x Перед формированием выходных файлов проведите проверку Design Rules Check, аккуратно задав технологические ограничения и параметры

Подробнее

Для успешного интегрирования DDRинтерфейса. Минимизация фазовых сдвигов сигналов при трассировке цифровых систем-на-кристалле

Для успешного интегрирования DDRинтерфейса. Минимизация фазовых сдвигов сигналов при трассировке цифровых систем-на-кристалле Минимизация фазовых сдвигов сигналов при трассировке цифровых систем-на-кристалле А.Милн 1, Д.Робертс 2 УДК 621.3.049.77 ВАК 05.27.00 При проектировании систем-на-кристалле (СнК) с параллельной архитектурой

Подробнее

Начав работу в России, я убедился, насколько талантливы российские инженерыразработчики. Радует их стремление двигаться вперед, постигать новое

Начав работу в России, я убедился, насколько талантливы российские инженерыразработчики. Радует их стремление двигаться вперед, постигать новое Как повысить эффективность разработки и производства электронных устройств в условиях кризиса Евгений Махлин, технический директор КБ «Схематика», design@schematica.ru Потенциальные потребители смотрят

Подробнее

Федеральное государственное образовательное учреждения Среднего профессионального образования Уральский радиотехнический колледж им. А.С.

Федеральное государственное образовательное учреждения Среднего профессионального образования Уральский радиотехнический колледж им. А.С. Федеральное государственное образовательное учреждения Среднего профессионального образования Уральский радиотехнический колледж им. А.С.Попова P-CAD: ПРАКТИЧЕСКИЙ КУРС Методические указания к выполнению

Подробнее

ТЕХНОЛОГИЧЕСКИЕ ТРЕБОВАНИЯ К РАЗРАБОТКЕ ПЕЧАТНЫХ ПЛАТ

ТЕХНОЛОГИЧЕСКИЕ ТРЕБОВАНИЯ К РАЗРАБОТКЕ ПЕЧАТНЫХ ПЛАТ ТЕХНОЛОГИЧЕСКИЕ ТРЕБОВАНИЯ К РАЗРАБОТКЕ ПЕЧАТНЫХ ПЛАТ 1. Типовой технологический процесс подготовки печатной платы к автоматизированному монтажу Процесс подготовки печатной платы к автоматизированному

Подробнее

Компьютерное моделирование графических моделей

Компьютерное моделирование графических моделей Научно-практический журнал «Новые исследования в разработке техники и технологий» 1/2014 Компьютерное моделирование графических моделей Исталиева С.К. СОЗДАНИЕ ТРЕХМЕРНОЙ ГЕОМЕТРИЧЕСКОЙ МОДЕЛИ КОММУТАЦИОННОЙ

Подробнее

8.Высокоскоростные диффренциальные интерфейсы в чипах Cyclone III.Перевод: - Егоров А.В г.

8.Высокоскоростные диффренциальные интерфейсы в чипах Cyclone III.Перевод: - Егоров А.В г. Средства специального выходного буфера Специальные дифференциальные передатчики Cyclone III имеют программируемые предыскажения для дальнейшего улучшения сигнала, интегрированного в высокоскоростные приложения.

Подробнее

Создание gerber файлов

Создание gerber файлов Создание gerber файлов В какой бы программе Вы не разрабатывали печатную плату, имеется ввиду PCAD, OrCAD, Protel и т.д., все равно информация из Вашего файла будет преобразована в формат Gerber RS274-X,

Подробнее

Оптимизация конструкторско-технологических параметров микрополосковой дифференциальной пары

Оптимизация конструкторско-технологических параметров микрополосковой дифференциальной пары Оптимизация конструкторско-технологических параметров микрополосковой дифференциальной пары Кечиев Л.Н., Нисан А.В. В статье изложены методика и результаты исследования влияния основных конструкторско-технологических

Подробнее

Дизайн центр печатных плат Skat-Pro.

Дизайн центр печатных плат Skat-Pro. Дизайн центр печатных плат Skat-Pro Инженеры дизайн-центра Skat-Pro выполняют проектирование печатных плат по заказу клиентов на основании схемы и технического задания. Более 10 лет наши сотрудники специализируются

Подробнее

Трассировка печатных плат с помощью KiCAD и TopoR

Трассировка печатных плат с помощью KiCAD и TopoR Трассировка печатных плат с помощью KiCAD и TopoR Подготовка исходного DSN-файла Для исследования взаимодействия взят пример ПП ecc83-pp.brd из штатной папки share/demos дистрибутива KiCAD. Проводники

Подробнее

Published on Online Documentation for Altium Products (

Published on Online Documentation for Altium Products ( Published on Online Documentation for Altium Products (https://www.altium.com/documentation) Главная > Руководство по FPGA Pin Mapper Using Altium Documentation Modified by Pavel Demidov on May 29, 2018

Подробнее

Технология надежности

Технология надежности Технология надежности Проектирование, изготовление и монтаж многослойных 2014 Производственный холдинг PCB technology ведущее предприятие российской электронной промышленности. В составе холдинга: контрактный

Подробнее

Федеральное государственное образовательное учреждения Среднего профессионального образования Уральский радиотехнический колледж им. А.С.

Федеральное государственное образовательное учреждения Среднего профессионального образования Уральский радиотехнический колледж им. А.С. Федеральное государственное образовательное учреждения Среднего профессионального образования Уральский радиотехнический колледж им. А.С.Попова P-CAD: ПРАКТИЧЕСКИЙ КУРС Методические указания к выполнению

Подробнее

Технологические ограничения на срочное изготовление печатных плат

Технологические ограничения на срочное изготовление печатных плат ООО «Тепро» Тел./факс: (499) 995-06-09 pcb@tepr.ru Технологические ограничения на срочное изготовление печатных плат Наша фирма специализируется на очень быстром (от 6 часов) изготовлении единичных экземпляров

Подробнее

Обзор новых возможностей Allegro PCB Designer Анатолий Сергеев Технический эксперт Оркада

Обзор новых возможностей Allegro PCB Designer Анатолий Сергеев Технический эксперт Оркада Обзор новых возможностей Allegro PCB Designer 16.6-2015 Анатолий Сергеев Технический эксперт Оркада sergeev@orcada.ru Оркада Официальный поставщик Cadence OrCAD и Cadence Allegro на российский рынок с

Подробнее

Создание нового проекта RadExPro и загрузка данных

Создание нового проекта RadExPro и загрузка данных 09.10.2014 Создание нового проекта RadExPro и загрузка данных Обработка данных в программе RadExPro происходит в рамках обрабатывающих проектов. Проект представляет собой базу данных, содержащую исходные

Подробнее

Дизайн центр печатных плат Skat-Pro

Дизайн центр печатных плат Skat-Pro КОМПЛЕКСНОЕ РЕШЕНИЕ: ОТ ПРОЕКТА ДО ИЗГОТОВЛЕНИЯ И МОНТАЖА ПЕЧАТНЫХ ПЛАТ Дизайн центр печатных плат Skat-Pro www.skat-pro.com Дизайн центр печатных плат Skat-Pro был создан на базе Лаборатории Цифровой

Подробнее

OrCAD Capture/PSpice версии новые возможности для разработчика

OrCAD Capture/PSpice версии новые возможности для разработчика OrCAD Capture/PSpice версии 16.67 новые возможности для разработчика А. Сергеев sergeev@orcada.ru Схемотехнический редактор OrCAD Capture и программа моделирования схем OrCAD PSpice A/D получили широкое

Подробнее

Анализ целостности сигнала на печатной плате

Анализ целостности сигнала на печатной плате Анализ целостности сигнала на печатной плате Кухарук В.С. Основной чертой развития цифровой техники в последние годы является повышение быстродействия. Этот факт ставит перед разработчиком электронных

Подробнее

Стадии Техпроцесса I. Материал и размеры заготовок

Стадии Техпроцесса I. Материал и размеры заготовок Стадии Техпроцесса I. Материал и размеры заготовок Максимальное рабочее поле Размер Ламината Размеры заготовок Температура стеклования Ламината Тип Материала Толщина базовой меди L = 800mm W = 600mm 0.10T

Подробнее

Рекомендации ООО «Электроконнект» (www.pselectro.ru)

Рекомендации ООО «Электроконнект» (www.pselectro.ru) Рекомендации ООО «Электроконнект» (www.pselectro.ru) Получение гербер файлов и файла сверловки из пакетов ACCEL EDA 15 (PCAD2000, PCAD2001, PCAD2002, ) Получение гербер файлов для примера 2-х слойной платы

Подробнее

Что нового OrCAD/Allegro 16.6 Квартальное обновление #6

Что нового OrCAD/Allegro 16.6 Квартальное обновление #6 Что нового OrCAD/Allegro 16.6 Квартальное обновление #6 Предпросмотр символов Place PSpice Component Searchс Новая интуитивная панель для поиска компонентов с готовыми Pspice моделями Более 17000 Pspice

Подробнее

КОНТРАКТНОЕ ПРОИЗВОДСТВО

КОНТРАКТНОЕ ПРОИЗВОДСТВО www.sea.org.ua КОНТРАКТНОЕ ПРОИЗВОДСТВО Компания СЭА контрактный производитель электроники Предоставляя полный комплекс услуг от разработки печатных плат, автоматического монтажа компонентов на печатную

Подробнее

Проектирование и моделирование печатных плат в САПР Allegro Часть 1

Проектирование и моделирование печатных плат в САПР Allegro Часть 1 Проектирование и моделирование печатных плат в САПР Allegro Часть 1 Александр Панов (Москва) Компания Parallel Systems выпустила материал для обучения новых пользователей возможностям САПР Allegro/OrCAD,

Подробнее

ВОЛНОВОЕ СОПРОТИВЛЕНИЕ И МНОГОСЛОЙНОСТЬ ПЕЧАТНЫХ ПЛАТ

ВОЛНОВОЕ СОПРОТИВЛЕНИЕ И МНОГОСЛОЙНОСТЬ ПЕЧАТНЫХ ПЛАТ ВОЛНОВОЕ СОПРОТИВЛЕНИЕ И МНОГОСЛОЙНОСТЬ ПЕЧАТНЫХ ПЛАТ Арнольд Вимерс (Arnold Wiemers) Перевод ELLWEST KG (Austria) ILFA GmbH (Germany) Переводчики: М.И. Василенко, Я. В. Василенко Предисловие Разработчики

Подробнее

Особенности ведения базы ЭРИ

Особенности ведения базы ЭРИ Особенности ведения базы ЭРИ в САПР электроники Delta Design Георгий Шаманов, компания «Эремекс» Delta Design первая современная отечественная САПР электроники, которая реализует сквозной цикл проектирования

Подробнее

Федеральное государственное образовательное учреждения Среднего профессионального образования Уральский радиотехнический колледж им. А.С.

Федеральное государственное образовательное учреждения Среднего профессионального образования Уральский радиотехнический колледж им. А.С. Федеральное государственное образовательное учреждения Среднего профессионального образования Уральский радиотехнический колледж им. А.С.Попова P-CAD: ПРАКТИЧЕСКИЙ КУРС Методические указания к выполнению

Подробнее

ИНСТРУКЦИЯ для преподавателя по работе в информационной системе «Портал дистанционного образования «ДОМ365» 1. Общие положения. 2.

ИНСТРУКЦИЯ для преподавателя по работе в информационной системе «Портал дистанционного образования «ДОМ365» 1. Общие положения. 2. УТВЕРЖДЕНО приказом директора АУ УР «РЦИ и ОКО» от 14 января 2019 г. ОД-5 ИНСТРУКЦИЯ для преподавателя по работе в информационной системе «Портал дистанционного образования «ДОМ365» 1. Общие положения

Подробнее

ПРОИЗВОДСТВО ПЕЧАТНЫХ ПЛАТ

ПРОИЗВОДСТВО ПЕЧАТНЫХ ПЛАТ ПРОИЗВОДСТВО ПЕЧАТНЫХ ПЛАТ О КОМПАНИИ ГК Спектр работает в трех основных направлениях: - поставка электронных компонентов; - производство печатных плат; - монтаж (изделие «под ключ»). ФЗ 275 Имеется возможность

Подробнее

ПРОГРАММА ALTIUM DESIGNER 14 НОВЫЕ ВОЗМОЖНОСТИ ДЛЯ ПРОЕКТИРОВАНИЯ ПЕЧАТНЫХ ПЛАТ

ПРОГРАММА ALTIUM DESIGNER 14 НОВЫЕ ВОЗМОЖНОСТИ ДЛЯ ПРОЕКТИРОВАНИЯ ПЕЧАТНЫХ ПЛАТ ПРОГРАММА ALTIUM DESIGNER 14 НОВЫЕ ВОЗМОЖНОСТИ ДЛЯ ПРОЕКТИРОВАНИЯ ПЕЧАТНЫХ ПЛАТ А.Сабунин sabunin@rodnik.ru В октябре 2013 года вышла новая, четырнадцатая версия программы Altium Designer [1, 2]. В ней

Подробнее

Раздел 1. Общие сведения

Раздел 1. Общие сведения Общие сведения Раздел. Общие сведения Назначение и состав САПР БИС «Ковчег 2.2»... - Термины и определения... -2 Версия описания 2.2 3.08.2005 Система автоматизированного проектирования КМОП БИС "Ковчег

Подробнее

Элементы, структура и основные законы электрических

Элементы, структура и основные законы электрических Оглавление Введение... 3 1. Начало работы в OrCAD 17.2... 6 1.1. Системные требования... 6 1.2. Что такое Spice-модели электронных компонентов... 7 1.3. Установка пакета OrCAD 17.2 Lite... 8 1.4. Структура

Подробнее

ВРЕМЯ ВЫПОЛНЕНИЯ РАБОТЫ: 2 часа. 1. Внеурочная подготовка Оформить титульный лист. Смотри ПРИЛОЖЕНИЕ 1 2. Работа в лаборатории Основные сведения

ВРЕМЯ ВЫПОЛНЕНИЯ РАБОТЫ: 2 часа. 1. Внеурочная подготовка Оформить титульный лист. Смотри ПРИЛОЖЕНИЕ 1 2. Работа в лаборатории Основные сведения ВРЕМЯ ВЫПОЛНЕНИЯ РАБОТЫ: 2 часа. 1. Внеурочная подготовка Оформить титульный лист. Смотри ПРИЛОЖЕНИЕ 1 2. Работа в лаборатории Основные сведения Сразу после запуска Word автоматически создает новый документ

Подробнее

САПР электроники Delta Design как компонент отечественной PLM системы

САПР электроники Delta Design как компонент отечественной PLM системы ИННОВАЦИОННЫЙ ПОДХОД К РАЗРАБОТКЕ ЭЛЕКТРОНИКИ САПР электроники Delta Design как компонент отечественной PLM системы Евгений Корнильев, Эремекс WWW.EREMEX.RU О компании Эремекс Основана в 2007 году Специализация

Подробнее

ВОЛНОВОЕ СОПРОТИВЛЕНИЕ И МНОГОСЛОЙНОСТЬ ПЕЧАТНЫХ ПЛАТ

ВОЛНОВОЕ СОПРОТИВЛЕНИЕ И МНОГОСЛОЙНОСТЬ ПЕЧАТНЫХ ПЛАТ ВОЛНОВОЕ СОПРОТИВЛЕНИЕ И МНОГОСЛОЙНОСТЬ ПЕЧАТНЫХ ПЛАТ Арнольд Вимерс (Arnold Wiemers) Перевод ELLWEST KG (Austria) ILFA GmbH (Germany) Переводчики: М.И. Василенко, Я. В. Василенко Продолжение. Часть 2.

Подробнее

AdminTools. Руководство оператора. Версия 4.х

AdminTools. Руководство оператора. Версия 4.х AdminTools. Руководство оператора Версия 4.х 1 Содержание Краткая характеристика Структура ПО AdminTools Свойства программы Выбор устройств Основные кнопки программы Работа с устройствами Закладка Основные

Подробнее

Подсистема аттестации проекта

Подсистема аттестации проекта Подсистема аттестации проекта Общие сведения... 1 Меню Проект... 2 Меню Параметры... 3 Меню Схема... 4 Меню Выполнить... 5 Общие функции... 6 Графический редактор схем... 7 Подсистема трансляции схемы...

Подробнее

Содержание. Введение... 11

Содержание. Введение... 11 Содержание Введение... 11 ЧАСТЬ 1. ЗАКОНОДАТЕЛЬСТВО ПО ОГРАНИЧЕНИЮ ИСПОЛЬЗОВАНИЯ СВИНЦА... 14 Глава 1. Законодательство и его влияние на печатные платы... 14 1.1. Обзор законодательства... 14 1.2. Отходы

Подробнее

Краткое описание нововведения

Краткое описание нововведения Published on Online Documentation for Altium Products (https://www.altium.com/documentation) Главная > Улучшения в управлении структурой слоев Использование документации Altium Последнее изменение: Pavel

Подробнее

Новое в версии FireRisk 1.70

Новое в версии FireRisk 1.70 Новое в версии FireRisk 1.70 Программа обновлена для взаимодействия с бета-версией Pathfinder 2017.1, поддерживающей моделирование спасения. Файлы Pathfinder предыдущих версий FireRisk 1.70 не импортирует.

Подробнее

Настройка одиночного набранного номера на маршрутизацию звонков группе IP-телефонов

Настройка одиночного набранного номера на маршрутизацию звонков группе IP-телефонов Настройка одиночного набранного номера на маршрутизацию звонков группе IP-телефонов Содержание Введение Предварительные условия Требования Используемые компоненты Условные обозначения Варианты конфигурации

Подробнее

ПЛАТЫ ПЕЧАТНЫЕ ГОСТ

ПЛАТЫ ПЕЧАТНЫЕ ГОСТ ГОСУДАРСТВЕННЫЙ СТАНДАРТ СОЮЗА ССР ПЛАТЫ ПЕЧАТНЫЕ ОСНОВНЫЕ ПАРАМЕТРЫ КОНСТРУКЦИИ ГОСТ 23751-86 Издание официальное Снято ограничение срока действия ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО СТАНДАРТАМ Москва ПЛАТЫ

Подробнее

Система автоматизированного проектирования КМОП БИС "Ковчег 3.0" Общие сведения Меню Проект Меню Параметры... 3 Меню Схема...

Система автоматизированного проектирования КМОП БИС Ковчег 3.0 Общие сведения Меню Проект Меню Параметры... 3 Меню Схема... Общие сведения Общие сведения... Меню Проект... 2 Меню Параметры... 3 Меню Схема... 4 Меню Выполнить... 5 Общие команды... 6 Графический редактор схем... 7 Подсистема трансляции схемы... 8 Подсистема функционально-логического

Подробнее

ЭКСПОРТ Gerber- И Excellon-ФАЙЛОВ ИЗ P-CAD: АВТОМАТИЗАЦИЯ ПРОЦЕССА

ЭКСПОРТ Gerber- И Excellon-ФАЙЛОВ ИЗ P-CAD: АВТОМАТИЗАЦИЯ ПРОЦЕССА ЭКСПОРТ Gerber- И Excellon-ФАЙЛОВ ИЗ P-CAD: АВТОМАТИЗАЦИЯ ПРОЦЕССА С.Топоров Некоторое время назад в журнале "Печатный монтаж" была опубликована серия материалов об экспорте данных проектирования в форматах

Подробнее

Вы говорите на Gerber?

Вы говорите на Gerber? WWW.circuitry.ru Вы говорите на Gerber? Экспорт Gerber- и Excellon-файлов в средах Altium Designer и Sprint-Layout С.Топоров, компания Резонит stoporov@rezonit.ru Мы продолжаем рассказ о правилах экспорта

Подробнее

СЕМИНАР 2-3 ФЕВРАЛЯ 2016

СЕМИНАР 2-3 ФЕВРАЛЯ 2016 СЕМИНАР 2-3 ФЕВРАЛЯ 2016 «Средства и маршруты проектирования сложных цифровых и аналоговых устройств на печатных платах» Уважаемые коллеги! Предлагаем вашему вниманию двухдневный бесплатный семинар, посвященный

Подробнее

Volume 4: SOPC Builder 1. Ядро контроллера SDRAM Перевод: Егоров А.В., 2010 г.

Volume 4: SOPC Builder 1. Ядро контроллера SDRAM Перевод: Егоров А.В., 2010 г. Поддержка чипов Ядро контроллера SDRAM с интерфейсом Avalon поддерживается всеми семействами чипов Altera. Различные семейства чипов поддерживают различные I/O стандарты, которые могут влиять на способность

Подробнее

ПРОГРАММА «ЭНЕРГОФОРМА» Версия 2.6 Методики поверки. Приложение к Руководству пользователя

ПРОГРАММА «ЭНЕРГОФОРМА» Версия 2.6 Методики поверки. Приложение к Руководству пользователя ПРОГРАММА «ЭНЕРГОФОРМА» Версия 2.6 Методики поверки Приложение к Руководству пользователя 2008 СОДЕРЖАНИЕ ПОВЕРКА АМПЕРМЕТРОВ НА УППУ-МЭ 3.1К(100)... 4 Составление методики поверки амперметров... 4 Общая

Подробнее

Работа с табличным процессором Microsoft Excel

Работа с табличным процессором Microsoft Excel Работа с табличным процессором Microsoft Excel Краткие теоретические сведения Приложение Windows Excel позволяет формировать и выводить на печать документы, представленные в табличном виде, выполнять расчеты

Подробнее

Конфигурирование встроенного логического анализатора SignalTap II

Конфигурирование встроенного логического анализатора SignalTap II Конфигурирование встроенного логического анализатора SignalTap II Файл.stp имеет некоторые опции для конфигурирования элементов логического анализатора. Большинство настроек просты, их можно встретить

Подробнее

Пошаговое руководство (Уровень:Продолжающие): Построение ортофото и карты высот в программе Agisoft PhotoScan Pro 1.1

Пошаговое руководство (Уровень:Продолжающие): Построение ортофото и карты высот в программе Agisoft PhotoScan Pro 1.1 Пошаговое руководство (Уровень:Продолжающие): Построение ортофото и карты высот в программе Agisoft PhotoScan Pro 1.1 Добавить фотографии Для добавления фотографий выберите в меню Обработка пункт Добавить...

Подробнее

Published on Online Documentation for Altium Products (https://www.altium.com/documentation)

Published on Online Documentation for Altium Products (https://www.altium.com/documentation) Published on Online Documentation for Altium Products (https://www.altium.com/documentation) Главная > PDN Analyzer Using Altium Documentation Modified by Pavel Demidov on Apr 17, 2018 Производительность

Подробнее

Качество разработки закладывается на начальных. Как повысить эффективность разработки новые возможности САПР от Cadence

Качество разработки закладывается на начальных. Как повысить эффективность разработки новые возможности САПР от Cadence Как повысить эффективность разработки новые возможности САПР от Cadence В.Ежов В условиях конкурентного рынка и сокращения инвестиций в разработки вопрос о том, как снизить затраты и ускорить процесс создания

Подробнее

Пошаговое руководство (Уровень:Продолжающие): Построение 3D модели в программе Agisoft PhotoScan 1.1

Пошаговое руководство (Уровень:Продолжающие): Построение 3D модели в программе Agisoft PhotoScan 1.1 Пошаговое руководство (Уровень:Продолжающие): Построение 3D модели в программе Agisoft PhotoScan 1.1 Добавить фотографии Для добавления фотографий выберите в меню Обработка пункт Добавить... или нажмите

Подробнее

Altium Designer (build 7.х).

Altium Designer (build 7.х). Технологии в электронной промышленности, 7 2008 Altium Designer (build 7.х). Проект многослойной печатной платы: определение классов цепей и компонентов В данной статье мы рассмотрим вопросы определения

Подробнее

Keysight EEsof EDA Начало работы с системой проектирования Advanced Design System (ADS) Руководство с демонстрационными примерами

Keysight EEsof EDA Начало работы с системой проектирования Advanced Design System (ADS) Руководство с демонстрационными примерами Keysight EEsof EDA Начало работы с системой проектирования Advanced Design System (ADS) Руководство с демонстрационными примерами 02 Keysight Начало работы с системой проектирования Advanced Design System

Подробнее

Published on Online Documentation for Altium Products (

Published on Online Documentation for Altium Products ( Published on Online Documentation for Altium Products (https://www.altium.com/documentation) Главная > Selection Filter Фильтр выбора Использование документации Altium Последнее изменение: Pavel Demidov;

Подробнее

использовать для того, чтобы при первой попытке студент обязательно прошѐл всю лекцию, а затем, после

использовать для того, чтобы при первой попытке студент обязательно прошѐл всю лекцию, а затем, после СОЗДАНИЕ РЕСУРСА КУРСА «ЛЕКЦИЯ» На странице редактируемого курса войдите в режим редактирования и кликните ссылку «Добавить элемент или ресурс» под темой, в которую необходимо добавить лекцию. Выберите

Подробнее

Mentor PADS (рис.1) комплексная масштабируемая. программная платформа для. Mentor PADS оптимальное соотношение возможностей и цены

Mentor PADS (рис.1) комплексная масштабируемая. программная платформа для. Mentor PADS оптимальное соотношение возможностей и цены DOI: 10.22184/1992-4178.2017.163.3.82.87 Программная платформа Mentor PADS оптимальное соотношение возможностей и цены А.Сергеев 1 УДК 621.3.049 ВАК 05.27.00 Мировой рынок САПР печатных плат (ECAD) динамично

Подробнее

ИЩЕТЕ СПОСОБ УВЕЛИЧИТЬ ПРОДАЖИ?

ИЩЕТЕ СПОСОБ УВЕЛИЧИТЬ ПРОДАЖИ? ИЩЕТЕ СПОСОБ УВЕЛИЧИТЬ ПРОДАЖИ? Talk Fusion поможет вам превратить посетителей вашего веб-сайта в ваших покупателей. Получайте больше потенциальных клиентов с помощью нашей формы E-Subscription. Без вашего

Подробнее

Примечания к версии ПО коммутатора GT11. Модуль GT11 содержит в своем составе контроллер управления шасси и встроенный 16-ти портовый

Примечания к версии ПО коммутатора GT11. Модуль GT11 содержит в своем составе контроллер управления шасси и встроенный 16-ти портовый Примечания к версии ПО 00.08.00.04 коммутатора GT11. Модуль GT11 содержит в своем составе контроллер управления шасси и встроенный 16-ти портовый гигабитный коммутатор. Так как создание универсального

Подробнее

Новые возможности Xpedition Layout VX.2.4. Сентябрь 2018

Новые возможности Xpedition Layout VX.2.4. Сентябрь 2018 Новые возможности Xpedition Layout VX.2.4 Сентябрь 2018 Встроенный EDM клиент Встроенный в Xpedition Layout EDM клиент дает доступ к дизайнам на EDM сервере, что позволяет редактировать, сохранять, проводить

Подробнее

КОМПЛЕКС ПРОГРАММНЫХ СРЕДСТВ «КАСКАД-САУ» Настройка параметров проекта. Руководство оператора. Приложение 5 Обслуживание баз данных

КОМПЛЕКС ПРОГРАММНЫХ СРЕДСТВ «КАСКАД-САУ» Настройка параметров проекта. Руководство оператора. Приложение 5 Обслуживание баз данных Инв. подл. Подп. и дата Взам. инв. Инв. дубл. Подп. и дата УТВЕРЖДЕН ГУКН.421457.001 03 34 6202-1-ЛУ КОМПЛЕКС ПРОГРАММНЫХ СРЕДСТВ «КАСКАД-САУ» Настройка параметров проекта Руководство оператора Приложение

Подробнее

Варианты выполнения электрической схемы. Контроллеры. Содержание

Варианты выполнения электрической схемы. Контроллеры. Содержание Варианты выполнения электрической схемы. Контроллеры предлагает несколько вариантов исполнения электрической схемы пленочных клавиатур: гибкая пленочная клавиатура с разводкой на лавсановых (полиэфирных)

Подробнее

Уменьшение перекрёстных помех и управление импедансом с помощью зубчатых линий

Уменьшение перекрёстных помех и управление импедансом с помощью зубчатых линий Уменьшение перекрёстных помех и управление импедансом с помощью зубчатых линий Петров М. Перевод статьи Crosstalk Mitigation and Impedance Management Using Tabbed Lines автора Richard K. Kunze Пропорционально

Подробнее

Elproject. Руководство пользователя

Elproject. Руководство пользователя Elproject Руководство пользователя 1. Общее описание программы 1.1. Системные требования: операционная система Microsoft Windows 7 либо более поздней версии, необходимые компоненты: Microsoft.NET Framework

Подробнее

Организация закупок в соответствии с 94-ФЗ Инструкция Пользователя

Организация закупок в соответствии с 94-ФЗ Инструкция Пользователя Организация закупок в соответствии с 94-ФЗ Инструкция Пользователя О мастере... 2 Установка мастера... 3 Загрузка и установка мастера... 3 Требования к системе и дополнительному ПО... 3 Запрос лицензионного

Подробнее

«1С-Битрикс: Портал открытых данных» Руководство по продукту

«1С-Битрикс: Портал открытых данных» Руководство по продукту «1С-Битрикс: Портал открытых данных» Руководство по продукту Содержание Содержание... 2 Введение... 3 Установка модуля «1С-Битрикс: Портал открытых данных»... 4 Установка демо-сайта... 6 Мастер установки

Подробнее

Подсистема управления процессами и вычислениями ОГЛАВЛЕНИЕ

Подсистема управления процессами и вычислениями ОГЛАВЛЕНИЕ Приложение 4 Подсистема управления процессами и вычислениями ОГЛАВЛЕНИЕ 1. Общие сведения... 2 2. Моделирование состояний и рабочих процессов... 2 2.1. Управление списком групп состояний... 2 2.2. Создание

Подробнее

современный инженер разработчик систем на печатных платах. Базовая версия включает систему управления

современный инженер разработчик систем на печатных платах. Базовая версия включает систему управления Компания Cadence Design Systems мировой лидер в области создания систем автоматизированного проектирования (САПР) для разработок интегральных схем, систем-на-кристалле, печатных плат и системв-корпусе.

Подробнее